IT之家 1 月 7 日消息，芯片巨头英特尔近日喜获业内首台具有 0.55 数值孔径 （High-NA） 的 ASML 极紫外 （EUV） 光刻机，将助力其在未来几年实现更先进的芯片制程。与之形成鲜明对比的是，另一巨头台积电则按兵不动，似乎并不急于加入这场下一代光刻技术的竞赛。业内分析师预计，台积电可能要到 2030 年甚至更晚才会采用这项技术。

英特尔此次获得的 High-NA EUV 光刻机将首先用于学习和掌握这项技术，预计在未来两三年内用于 18A （1.8nm 工艺）之后的芯片制程节点。相比之下，台积电则采取了更加谨慎的策略，华兴资本和 SemiAnalysis 的分析师认为，台积电可能要到 N1.4 制程之后（预计在 2030 年后）才会采用 High-NA EUV 技术。

分析师 Szeho Ng 表示：“与英特尔计划将 High-NA EUV 与 GAA 晶体管同时引入 20A 制程不同，我们预计台积电将在 N1.4 制程之后才引入 High-NA EUV，最早也要到 2030 年以后。”

IT之家注意到，英特尔激进的制程路线图包括从 20A（2nm 级）开始引入 RibbonFET 全环栅晶体管和 PowerVia 背面供电网络，然后在 18A 进一步优化，并在 18A 之后节点采用 High-NA EUV 光刻机，以实现更低功耗、更高性能和更小的芯片尺寸。

目前主流的 EUV 光刻机采用 0.33 数值孔径（Low-NA）镜头，能够在量产中实现 13 到 16 纳米的关键尺寸，足以生产 26 纳米的金属间距和 25 到 30 纳米的互联间距。这对于 3nm 级制程来说已经足够，但随着制程的微缩，金属间距将缩小到 18-21 纳米（imec 数据），这将需要 EUV 双重曝光、图形化刻蚀或 High-NA 单曝光等技术。

英特尔计划从 20A 开始引入图形化刻蚀，然后在 18A 之后节点采用 High-NA EUV，这可以降低工艺流程的复杂性和避免使用 EUV 双重曝光。然而，High-NA EUV 光刻机比 Low-NA EUV 光刻机要昂贵得多，而且还有曝光面积减少一半等一系列特殊性。

分析人士认为，至少在初期，High-NA EUV 的成本可能高于 Low-NA EUV 双重曝光，这也是台积电暂时观望的原因。台积电更倾向于采用成本更低的成熟技术，以确保产品竞争力。

“尽管 Low-NA EUV 多重曝光会降低产能，但其成本可能仍然低于 High-NA EUV，”华兴资本分析师 Szeho Ng 解释道，“High-NA EUV 需要更高的光源功率才能驱动更精细的临界尺寸，这会加速投影光学器件和光罩的磨损，抵消了更高产能的优势。这与台积电以最具成本竞争力的技术瞄准大众市场的策略一致。”

台积电早在 2019 年就开始在芯片量产中使用 EUV 光刻机，比三星晚了几个月，比英特尔早了几年。英特尔希望在 High-NA EUV 领域抢先三星和台积电，获得一定的技术和战略优势。如果台积电等到 2030 年或更晚才采用 High-NA EUV，能否保住其在芯片制程工艺方面的领先地位？

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