近日，据外媒报道，CXL 联盟已发布其 Compute eXpress Link (CXL) 规范的 3.0 版，以在整个行业的支持下将数据中心内存系统的带宽翻倍。
CXL 3.0 使用最新版本的 PCI Express PCIe 6.0，将数据速率翻倍至 64GT / s，与 CXL 2.0 相比没有增加延迟，并增加了点对点内存互连。验证 IP 已由 Avery Design Systems 推出，而 Synopsys 和 Cadence Design Systems 拥有支持新规范的控制器 IP。这允许将内存组合轻松添加到数据中心服务器，以支持机器学习 (ML) 和人工智能 (AI) 增加的内存需求，以及 CPU、GPU 和专用 AI 加速器芯片的组合。
ARM、英特尔、Marvell、Rambus 和三星电子以及内存制造商 SK hynix 和 Micron 以及测试设备制造商 Teledyne LeCroy 也在支持该技术。
CXL 作为一种开放性的互联协议，能够让 CPU 与 GPU、FPGA 或其他加速器之间实现高速高效的互联，满足现今高性能异构计算的要求，并且提供更高的带宽及更好的内存一致性。
在 CXL 3.0 规范中，引入了结构功能和管理、改进的内存池、增强的一致性以及对等通信；数据传输速率翻倍提升至 64 GT / s，且与 CXL 2.0 相比并没有增加延迟；同时向后兼容 CXL 2.0、CXL 1.1 和 CXL 1.0 版规范。
“CXL 3.0 规范的新功能解决了需要更高带宽、可扩展性和安全性的高性能计算应用程序中的数据密集型工作负载。作为 CXL 联盟的积极贡献者，Synopsys 已经让领先的客户能够集成符合标准的 Synopsys CXL 3.0 PHY、控制器、IDE 安全模块和验证 IP，帮助他们尽早开始其先进的芯片设计，”新思科技解决方案集团营销与战略高级副总裁 John Koeter 表示。
“现代数据中心需要异构和可组合的架构来支持人工智能和机器学习等应用程序的计算密集型工作负载 —— 我们将继续发展 CXL 技术以满足行业需求，”CXL 联盟主席 Siamak Tavallaei 说。“由我们专门的技术工作组成员开发，CXL 3.0 规范将在可组合的分解基础设施中启用新的使用模型。”
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